2026年9月18日，随着AI大模型参数规模普遍突破十万亿级，传统冯·诺依曼架构的能效瓶颈愈发突出。如何让芯片在更低功耗下承载更大算力，成为半导体行业最紧迫的议题。近期，存算一体与Chiplet（芯粒）两条技术路线同时迎来关键进展，多家头部厂商宣布量产或流片，资本市场与产业政策亦同步加码，一场围绕芯片底层架构的革新正加速落地。
存算一体从实验室走向产线，能效比提升超十倍
存算一体技术通过将计算单元嵌入存储阵列，大幅减少数据搬运带来的功耗与延迟。据业内人士透露，国内某头部晶圆厂已于2026年第三季度启动基于RRAM（阻变存储器）的存算一体芯片量产，主要面向边缘侧AI推理场景。实测数据显示，在同等算力下，该芯片能效比较传统GPU方案提升约12倍，时延降低至五分之一。与此同时，多家初创公司聚焦SRAM存算一体路线，针对可穿戴设备与智能驾驶域控制器推出低功耗IP核，部分产品已进入车企验证阶段。
分析师指出，存算一体的商业化拐点已至，但挑战依然存在。一方面，工艺一致性与良率仍是大规模量产的核心瓶颈；另一方面，软件工具链与编译器生态尚不完善，开发者迁移成本较高。为此，国内产业联盟正牵头制定存算一体接口标准，预计2027年初发布首个版本，以降低跨平台适配难度。
Chiplet生态加速成熟，国产互连标准取得突破
在先进制程逼近物理极限的背景下，Chiplet技术通过将不同功能模块拆分制造再封装互连，成为延续算力增长的重要路径。2026年9月，国内首个自主可控的Chiplet互连标准完成第二轮修订，新增对高带宽存储与光互连的支持，标志着国产芯粒生态从点状突破迈向系统化。多家封测厂商已建成2.5D/3D先进封装产线，月产能合计突破5万片，可满足AI加速卡与服务器CPU的批量需求。
市场层面，采用Chiplet设计的国产AI训练芯片近期在多个智算中心完成部署，实测集群线性度优于传统单芯片方案。政策端，多地政府将Chiplet列入集成电路产业重点扶持目录，对采用国产互连标准的产品给予流片补贴。业内人士认为，Chiplet不仅缓解了先进制程受限的压力，更推动芯片设计从「单打独斗」转向「模块化协作」，为中小设计企业打开新空间。
综合来看，存算一体与Chiplet分别从计算范式与集成方式两个维度重塑芯片架构。前者解决「算得快、耗得少」的问题，后者解决「造得出、连得起」的难题。随着标准、工艺与生态逐步补齐，2026年有望成为新型芯片架构规模化商用的元年。对于投资者与从业者而言，关注量产进度、良率数据与工具链成熟度，将是判断技术落地节奏的关键指标。
